• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    StromsparenderMultibit-Delta-Sigma-Wandler (1) mit einem Eingang (29 für ein analogesEingangssignal (ZA) und einem Ausgang (3) für ein digitales Ausgangssignal(ZD); einem Digital-Analog-Wandler (4), der eine Bitbreite N aufweist,zum Wandeln des digitalen Ausgangssignals (ZD) zu einem analogenRückkopplungssignal(Z3); einer Summiereinrichtung (5) zum Bilden der Differenz zwischendem Eingangssignal (ZA) und dem Rückkopplungssignal (Z3); einemFilter (6) zum Filtern des Differenzsignals (Z1) und einer getakteten Quantisiereinrichtung(7) zum Quantisieren des gefilterten Differenzsignals (Z2) zu demdigitalen Ausgangssignal (ZD) mit der Bitbreite N; wobei die Quantisiereinrichtung(7) mehrere Komparatoren (21, 22, 23) aufweist, die das gefilterteSignal (Z2) mit jeweils einem dem jeweiligen Komparator (21, 22,23) zugehörigenReferenzpotenzial (U0, ...U6) vergleichen und die jeweils ein Vergleichsergebnis (V1,V2, V3) an einen Dekodierer (33) ausgegeben, der aus den Vergleichsergebnissen(V1, V2, V3) das digitale Ausgangssignal (ZD) erzeugt und wobeidie Referenzpotenziale (U0, ...U6) in Abhängigkeit von einem vorherigenVergleichsergebnis nachgeführtsind.
    公开号:DE102004030812A1
    申请号:DE200410030812
    申请日:2004-06-25
    公开日:2005-09-29
    发明作者:Lukas DÖRRER
    申请人:Infineon Technologies AG；
    IPC主号:H03K3-04
    专利说明:
    [0001] Dievorliegende Erfindung betrifft einen stromsparenden Multibit-Delta-Sigma-Wandler,bei dem insbesondere die Anzahl von Komparatoren in seinem Quantisiererreduziert ist.
    [0002] AlsAnalog-Digital-Umsetzer bzw. Wandler werden häufig sogenannte Delta-Sigma-Wandler verwendet,weil diese hohe Quantisierungen und einen großen Signal-Rauschabstand bieten.
    [0003] Eineinfacher allgemein bekannter Ein-Bit-Delta-Sigma-Wandler liefertaus einem analogen Eingangssignal einen Ein-Bit-Datenstrom. Wenn die Amplitude des analogenEingangssignals ansteigt, überwiegtam Ausgang des Delta-Sigma-Wandlers ein logischer H-Pegel, fällt sie, überwiegtein logischer L-Pegel.Bei konstantem Eingangssignal fluktuiert das digitale Ausgangssignal zwischenden H- und L-Pegeln. Das analoge Signal kann dann prinzipiell durchIntegration wieder aus dem Bitstrom gewonnen werden.
    [0004] ImWesentlichen besteht ein solcher Ein-Bit-Delta-Sigma-Wandler aus zweiBlöcken:einem analogen Modulator und einem digitalen Filter. Dabei ist derModulator prinzipiell nur ein Komparator, dem ein Integrierer vorgeschaltetist. Mit einem Differenzverstärkerwird von dem analogen Eingangssignal ein mit einem Einbit Digital-Analog-WandlerrückgewandeltemAusgangssignal abgezogen. Dieses Signal aus dem Differenzverstärker wirdeinem Komparator zugeführt,dem ein Integrierer vorgeschaltet ist. So wird der Komparator ständig zurückgesetztund es entsteht der Ein-Bit-Datenstrom.
    [0005] Dabei kleinen Eingangspegeln das Quantisierungsrauschen bei dieserEin-Bit-Wandlung relativ groß ist,weil das digitale Ausgangssignal lediglich vollständig zwischenH- und L-Pegel schwankt, wird häufigeine Multibit-Delta-Sigma-Modulation eingesetzt.
    [0006] Einallgemein nach dem Stand der Technik bekannter Multibit-Delta-Sigma-Wandlerist in 1 dargestellt.
    [0007] DerMultibit-Delta-Sigma-Wandler MDSW weist einen Eingang E zum Einkoppelneines analogen Eingangssignals ZA und einen Ausgang A zur Ausgabeeines N-Bit breiten digitalen Ausgangssignals ZD auf. Es ist einDigital-Analog-Wandler DAW von N Bitbreite vorgesehen, der aus demdigitalen Ausgangssignal ZD ein Rückkopplungssignal Z3 wandelt.Von dem analogen Eingangssignal ZA wird das Rückkopplungssignal Z3 mit einemDifferenzverstärkerDV abgezogen. Das so erhaltene Differenzsignal Z1 wird von einemIntegrierer S integriert und als integriertes Signal Z2 einem N-BitQuantisierer zugeführt,der daraus das digitale Ausgangssignal bildet.
    [0008] DerQuantisierer Q wird in der Regel als Flash-Analog-Digital-Wandler ausgeführt. Eineentsprechende Schaltungsanordnung eines demgemäßen Quantisierers Q ist in 2 dargestellt.
    [0009] Esist beispielhaft ein Drei-Bit-Quantisierer Q dargestellt, der einenEingang A zum Entgegennehmen des integrierten Signals Z2 und einenAusgang D zur Ausgabe des digitalen Ausgangssignals D aufweist.Es sind sieben Komparatoren K1, ... K7 vorgesehen, die jeweils einenersten Eingang L1, ... L7 zum Entgegennehmen des integrierten SignalsZ2, jeweils einen zweiten Eingang M1, ... M7 zum Anschluss einesjeweiligen Referenzpotenzials U1, ... U7 und jeweils einen AusgangU1, ... U7 zum Ausgeben eines Vergleichsergebnisses P1, ... P7 aufweisen.Die Vergleichsergebnisse P1, ... P7 werden an einen Dekodierer DEKgeführt,der das digitale Ausgangssignal ZE bildet.
    [0010] DieReferenzpotenziale U0, ... U6 werden zwischen Widerständen R1,... R7 einer Widerstandskette abgegriffen, die zwischen einem oberen ReferenzpotenzialVREFP und einem unteren Referenzpotenzial VREFN geschaltet sind,abgegriffen. So liegen die Vergleichsergebnisse jeweils entweder alsH- oder L-Pegelvor. Je nach Pegel des integrierten analogen Eingangssignals Z2schalten die jeweiligen Komparatoren einen H-Pegel oder einen L-Pegelals Vergleichsresultat an den Dekodierer.
    [0011] DieVergleichsresultate liegen somit im Thermometerkode vor, und derDekodierer bildet daraus ein geeignetes, z.B. binär kodiertesdigitales Ausgangssignal ZD.
    [0012] Einbesonders großerNachteil dieser Quantisiereranordnung Q nach dem Stand der Technik liegtin ihrem hohen Stromverbrauch. Quantisierer sind besonders große Leistungsaufnehmer.Da mit der Bitbreite N eines Quantisierers Q die Anzahl der notwendigenKomparatoren exponentiell ansteigt, weisen auch Multibit-Delta-Sigma-Wandlernach dem Stand der Technik mit hoher Bitbreite eine hohe Leistungsaufnahmeauf.
    [0013] Z.B.werden bei einem Quantisierer füreinen Vier-Bit-Delta-Sigma-WandlerfünfzehnKomparatoren benötigt.Daher sind Multibit-Delta-Sigma-Wandler mit hoher Bitbreite in derRegel starke Stromverbraucher.
    [0014] Dervorliegenden Erfindung liegt nunmehr die Aufgabe zugrunde, einenstromsparenden Multibit-Delta-Sigma-Wandler zu schaffen, der insbesondereeine geringe Anzahl von Komparatoren aufweist und einen geringenFlächenbedarfals integrierte Schaltung aufweist.
    [0015] Erfindungsgemäß wird dieseAufgabe von einem stromsparenden Multibit-Delta-Sigma-Wandler gelöst, derdie Merkmale des Patentanspruchs 1 aufweist. Ferner löst die Aufgabeein Multibit-Delta-Sigma-Wandler, der die Merkmale des nebengeordnetenPatentanspruchs 10 aufweist.
    [0016] Demgemäß ist einstromsparender Multibit-Delta-Sigma-Wandler vorgesehen mit einemEingang fürein analoges Eingangssignal und einem Ausgang für ein digitales Ausgangssignal,mit einem Digital-Analog-Wandler, der eine Bitbreite N aufweist, zumWandeln des digitalen Ausgangssignals zu einem analogen Rückkopplungssignal,mit einer Summiereinrichtung zum Bilden der Differenz zwischen demEingangssignal und dem Rückkopplungssignal, miteinem Filter zum Filtern Differenzsignals, und mit einer getaktetenQuantisiereinrichtung zum Quantisieren des gefilterten Differenzsignalszu dem digitalen Ausgangssignal mit der Bitbreite N. Dabei weist dieQuantisiereinrichtung eine Anzahl Y Komparatoren auf, die das gefilterteSignal mit jeweils einem dem jeweiligen Komparator zugehörigen Referenzpotenzialvergleichen und die jeweils ein Vergleichsergebnis an einen Dekodiererausgeben, der aus den Vergleichsergebnissen das digitale Ausgangssignal erzeugt.Dabei sind die Referenzpotenziale in Abhängigkeit von einem vorherigenVergleichsergebnis nachgeführt.
    [0017] Esist ferner ein stromsparender Multibit-Delta-Sigma-Wandler mit einemEingang fürein analoges Eingangssignal und einem Ausgang für ein digitales Ausgangssignalvorgesehen, der einen Digital-Analog-Wandler, der eine BitbreiteN aufweist, zum Wandeln des digitalen Ausgangssignals zu einem analogenRückkopplungssignal;eine Summiereinrichtung zum Bilden der Differenz zwischen dem Eingangssignalund dem Rückkopplungssignal;einen Filter zum Filtern des Differenzsignals; und eine getaktetenQuantisiereinrichtung zum Quantisieren des gefilterten Differenzsignalszu dem digitalen Ausgangssignal mit der Bitbreite N aufweist. Dabeibeaufschlagt die Quantisiereinrichtung das gefilterte Signal miteinem Potenzial-Offsetund weist eine Anzahl Y Komparatoren auf, die das gefilterte undbeaufschlagte Signal mit jeweils einem dem jeweiligen KomparatorzugehörigenReferenzpotenzial vergleichen und die jeweils ein Vergleichsergebnisan einen Dekodierer ausgeben, der aus den Vergleichsergebnissendas digitale Aus gangssignal erzeugt. Ferner ist der Potenzial-Offsetin Abhängigkeitvon einem vorherigen Vergleichsergebnis nachgeführt.
    [0018] Dieder vorliegenden Erfindung zugrundeliegende Idee besteht darin,dass durch Kenntnis der Vergleichsergebnisse – bzw. Kenntnis der Wandlerergebnisseund damit des digitalen Ausgangssignals – zu einem vorherigen Zeitpunktdie Anzahl der Komparatoren verringert wird. Da sich das analogegefilterte Eingangssignal der Quantisiereinrichtung im Bezug zurTaktfrequenz nur langsam ändert,findet eine Änderungim Thermometerkode, der von den Komparatoren ausgegeben wird, nuran einem der Komparatoren statt. Daher genügt es erfindungsgemäß, den Komparatorzu lokalisieren, der sich gegenüberseinem ausgegebenen Vergleichsergebnis zu einem vorhergehenden Takt ändert. Sowird die entsprechende Stelle im Thermometerkode und nur einigewenige weitere Komparatoren vorgehalten. Von Takt zu Takt sind lediglichdie sich ändernden Vergleichsergebnisserelevant, die dadurch gekennzeichnet sind, dass die Schaltschwelledes entsprechenden Komparators nahe dem Pegel des analogen gefiltertenSignals liegt. Erfindungsgemäß lässt sichauch das gefilterte Signal mit einem Potenzial-Offset beaufschlagen,wodurch ein beaufschlagtes Signal an die Komparatoren der Quantisiereinrichtunggeführtist, dessen Potenzialpegel immer in der Nähe der Schwellspannungen der – erfindungsgemäß reduziertenAnzahl der – Komparatorennachgeführtist. Dadurch, dass die Quantisiereinrichtung in dem erfindungsgemäßen stromsparendenMultibit-Delta-Sigma-Wandlerweniger Komparatoren als ein entsprechender N-Bit breiter Quantisierernach dem Stand der Technik aufweist, ist der erfindungsgemäße Multibit-Delta-Sigma-Wandlerextrem stromsparend. Zudem ist der Flächenbedarf auf einem Halbleiterchipviel geringer als bei sonst üblichenWandlern.
    [0019] Ineiner bevorzugten Ausführungsformweist die Summiereinrichtung einen Differenzverstärker zumVerstärkender Differenz zwischen dem Eingangssignal und dem Rückkopplungssignal auf und/oderdas Filter weist einen Integrierer zum Integrieren des verstärkten Differenzsignalsauf.
    [0020] BevorzugterWeise weist die Quantisiereinrichtung des erfindungsgemäßen Multibit-Delta-Sigma-Wandlersweniger als 2N-1 Komparatoren auf.
    [0021] Ineiner bevorzugten Weiterbildung des Multibit-Delta-Sigma-Wandlers weist dieQuantisiereinrichtung eine Schaltsteuerung auf, die in Abhängigkeitvon dem vorherigen Vergleichsergebnis Referenzpotenziale an dieKomparatoren schaltet, so dass bei einer Änderung des Eingangssignals(ZA) mindestens einer der Komparatoren sein Vergleichsergebnis ändert. Bevorzugtist ein Speicher zum Zwischenspeichern des digitalen Ausgangssignalsvorgesehen. Aus dem gespeicherten digitalen Ausgangssignal lässt sichderjenige Komparator lokalisieren, der einer Stelle des Thermometerkodesentspricht und welcher eine Schaltschwelle aufweist, die dem Pegeldes gefilterten Signals am nächstenliegt.
    [0022] DieSchaltsteuerung ist bevorzugt an den Speicher gekoppelt und schaltetdie Referenzpotenziale in Abhängigkeitvon dem zwischengespeicherten Ausgangssignal an die Komparatoren.
    [0023] Ineiner bevorzugten Ausführungsformdes erfindungsgemäßen Multibit-Delta-Sigma-Wandlers weistdie Quantisiereinrichtung mindestens einen ersten, zweiten und drittenKomparator mit jeweils einem ersten Eingang, einem zweiten Eingangund einem Ausgang auf. Dabei sind an die ersten Eingänge dasgefilterte Signal angelegt und an die zweiten Eingänge jeweilsein erstes, zweites und drittes Referenzpotenzial. Die Ausgänge derKomparatoren liefern jeweils ein Vergleichsergebnis und die Referenzpotenzialesind so gewählt,dass das zweite Referenzpotenzial zwischen dem ersten und drittenReferenzpotenzial liegt und dass das zweite Referenzpotenzial demPotenzial des gefilterten Signals am nächsten liegt.
    [0024] Beieiner Ausführungder Quantisiereinrichtung mit nur drei Komparatoren ist es möglich, jeweils dieReferenzpotenziale derart abzustimmen bzw. nachzuführen, dassder zweite bzw. mittlere Komparator sein Vergleichsergebnis vonTakt zu Takt ändert. Indem Drei-Bit-Thermometerkode entspricht die Gesamtheit der Vergleichsergebnisseder drei Komparatoren dann jeweils einem Anstieg, Gleichbleiben oderAbfallen des analogen gefilterten Eingangssignals. Der Dekodiererkann daraus ausgehend von dem bekannten vorherigen Wandlerergebnisdas entsprechende digitale Ausgangssignal bzw. den vollständigen Thermometerkodekonstruieren. Der großeVorteil dieser bevorzugten Ausführungsformliegt darin dass in der Tat nur drei Komparatoren auch bei hohenBitbreiten ausreichend sind.
    [0025] Fernerist es vorteilhaft, dass die Referenzpotenziale äquidistant gewählt sindund dass 2N-1 verschiedene Referenzpotenzialeschaltbar sind.
    [0026] Innoch einer bevorzugten Weiterbildung der Erfindung sind der Digital-Analog-Wandlerund die Quantisiereinrichtung mit der Bitbreite N und mit der BitbreiteM = ln(Y+1)/ln(2) betreibbar, wobei die Bitbreite M der Anzahl Yder Komparatoren entspricht.
    [0027] Dadurchist es möglich,den erfindungsgemäßen Multibit-Delta-Sigma-Wandler ineinem ersten Betriebsmodus mit einer Bitbreite M zu betreiben, wobeidie Quantisiereinrichtung als einfacher Flash-Analog-Digital-Wandlerfunktioniert, also mit einer reduzierten Auflösung. Dies ist insbesondere vonVorteil, wenn in einer Einschaltphase die Referenzpotenziale andie Komparatoren zunächstunbekannt sind, weil kein zuverlässigesWandlungsergebnis des vorhergehenden Takt- bzw. Wandlerzyklus bereitsteht. Erst in einem zweiten Betriebsmodus wird dann der Multibit-Delta-Sigma-Wandlermit der vollen Bitbreite N und mit nachgeführten Referenzpotenzialen betrieben.Dies dient der Stabilitätdes gesamten erfindungsgemäßen Multibit-Delta-Sigma-Wandlers.
    [0028] BevorzugterWeise ist der Digital-Analog-Wandler und die Quantisiereinrichtungzwischen den beiden Bitbreiten N und M umschaltbar. In der vorteilhaftenWeiterbildung weist die Schaltsteuerung vorzugsweise eine Zähleinrichtungzum Erzeugen eines digitalen Mittelwertsignals in 2N-Y-stelligemThermometerkode in Abhängigkeitvon den Vergleichsergebnissen auf. Besonders bevorzugt hat die Zähleinrichtungeinen Vorwärts-Rückwärts-Zähler.
    [0029] DerVorwärts-Rückwärts-Zähler stelltin einfacher Weise den von Wandlung zu Wandlung konstanten Teildes in Thermometerkode vorliegenden Ausgangssignals dar, dem einDifferenzsignal, welches im Wesentlichen dem Y-stellige Thermometerkodeaus den Vergleichsergebnissen entspricht zuaddiert wird. Vorzugsweisegeschieht dies in dem Dekodierer, welcher eine Addiereinrichtungaufweist zum Bilden des N Bit breiten Ausgangssignals aus den Vergleichsergebnissenund dem Mittelwertsignal.
    [0030] Ineiner bevorzugten Ausführungsformweist die Schaltsteuerung ferner eine Steuerlogik auf, die in Abhängigkeitvon den Vergleichsergebnissen entweder die Vergleichsergebnissein Y-stelligem MBit breiten Thermometerkode als digitales Ausgangssignal schaltet,oder die mit dem Mittelwertsignal kombinierten Vergleichsergebnisseals digitales Ausgangssignal in 2N-stelligem,N-Bit breitem Thermometerkode schaltet. Thermometerkode mit 2N Stellen kann auf 2N-1Datenleitungen übertragenwerden.
    [0031] Dieals Fangschaltung arbeitende Steuerlogik steuert die Quantisiereinrichtungentweder als M-Bit Flash-Analog-Digital-Wandleroder als N-Bit Analog-Digital-Wandler, bei dem die Referenzpotenzialefür dieeingesetzten Komparatoren entsprechend einem Wandlerergebnis nachgeführt werden bzw.das Eingangssignal mit einem Potenzial-Offset beaufschlagt wird.Dies hat den Vorteil, dass die Nachführung der Refe renzpotenzialeerst dann geschieht, wenn ein stabiler Arbeitspunkt des Regelkreisesder Quantisiereinrichtung gefunden ist.
    [0032] Ineiner weiteren bevorzugten Ausführungsformweist die Schaltsteuerung einen Referenz-Digital-Analog-Wandlerzum Erzeugen des Offset-Potenzials aus dem digitalen Mittelwertsignalauf. Da das Mittelwertsignal als 2N-Y-stelligesThermometerkodesignal auf 2N-Y-1 Datenleitungenvorliegt, ist ein Referenz-Digital-Analog-Wandler eine besonderseinfache Einrichtung zum Erzeugen des Potenzial-Offsets.
    [0033] Weiterevorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sindGegenstand der Unteransprüchesowie der Beschreibung unter Bezugnahme auf die Zeichnungen.
    [0034] DieErfindung wird nachfolgend anhand der schematischen Figuren undder Ausführungsbeispielenäher erläutert. Dabeizeigt:
    [0035] 1:einen Multibit-Delta-Sigma-Wandler nach dem Stand der Technik;
    [0036] 2:einen 3-Bit Quantisierer nach dem Stand der Technik;
    [0037] 3:eine Ausführungsformeines erfindungsgemäßen stromsparendenMultibit-Delta-Sigma-Wandlers;
    [0038] 4:eine Ausführungsformeiner erfindungsgemäßen Quantisiereinrichtung;
    [0039] 5:eine zweite Ausführungsformeines erfindungsgemäßen stromsparendenMultibit-Delta-Sigma-Wandlers; und
    [0040] 6:ein Ausführungsbeispieleiner erfindungsgemäßen Vergleichseinrichtung.
    [0041] 7:eine erste Weiterbildung des erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandlers;
    [0042] 8:Charakterische Ausgangssignale des erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandlersin zwei Betriebsmodi; und
    [0043] 9:eine zweite Weiterbildung des erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandlers.
    [0044] Inden Figuren sind gleiche bzw. funktionsgleiche Elemente mit gleichenBezugszeichen versehen.
    [0045] Die 3 zeigteinen erfindungsgemäßen stromsparendenMultibit-Delta-Sigma-Wandler.
    [0046] DerMultibit-Delta-Sigma-Wandler 1 weist einen Eingang 2 zumEinkoppeln eines analogen Eingangssignals ZA und einen Ausgang 3 zumAuskoppeln eines digitalen Ausgangssignals ZD auf. Es ist fernerein Digital-Analog-Wandler 4 vorgesehen, der das digitaleAusgangssignal ZD zu einem analogen Rückkopplungssignal Z3 wandelt.Der Digital-Analog-Wandler 4 weist eine Bitbreite N auf.Es ist ein Differenzverstärker 5 alsSummiereinrichtung vorgesehen, der das Rückkopplungssignal Z3 von dem analogenEingangssignal ZA subtrahiert bzw. die Differenz zwischen dem analogenEingangssignal ZA und dem RückkopplungssignalZ3 verstärkt.Dieses verstärkendeDifferenzsignal Z1 wird von einem Filter, das hier als Integrierer 6 ausgeführt ist,integriert. Eine getaktete Quantisiereinrichtung 7 bildetaus dem gefilterten bzw, integrierten Differenzsignal Z2 das digitaleAusgangssignal ZD.
    [0047] DieQuantisiereinrichtung liefert das digitale Ausgangssignal in derselbenBitbreite N, die der Digital-Analog-Wandler 4 aufweist.
    [0048] Eingängigesdigitales Format stellt der Thermometerkode dar. 2N Zustände entsprechendabei 2N geordneten Stellen, die jeweilslogische Zustände Nulloder Eins anzeigen. Die Anzahl der gesetzten Stellen entsprichtdem Dezimalwert des entsprechenden digitalen Signals. Eine dezimale4 in N = 3 Bit breitem Binärkode,also 011, wird in 2N=8-stelligem Thermometerkodeauf 00001111 abgebildet. Da die Null in diesem Fall als 00000000Thermometerkodesymbol dargestellt ist, wird zur Übertragung jeweils eine Datenleitungweniger als Stellen benötigt, also2N-1 Datenleitungen.
    [0049] DieQuantisiereinrichtung 7 weist eine Schalt- und Vergleichseinrichtung 8 auf,die einen Eingang 9 zum Einkoppeln des integrierten Signals Z2,einen Ausgang 10 zum Auskoppeln des digitalen AusgangssignalsZD und einen Steuereingang 11 für ein oder mehrere SteuersignaleSCT aufweist. Die Schalt- undSteuersignale SCT sind von einer Steuerlogik 12 erzeugt,die an einen Zwischenspeicher 13 gekoppelt ist. Der Zwischenspeicher 13 speichert dasdigitale Ausgangssignal ZD von einem vorherigen Taktzyklus. DieQuantisiereinrichtung 7 quantisiert das integrierte SignalZ2 also in Abhängigkeit voneinem Quantisierergebnis eines vorherigen Taktes. Die Arbeitsweiseeiner bevorzugten Ausführungsformder Schalt- und Vergleichseinrichtung ist in der 4 erläutert.
    [0050] Die 4 zeigteine bevorzugte Ausführungsformeiner erfindungsgemäßen Schalt-und Vergleichseinrichtung 8. Die dargestellte Schalt- und Vergleichseinrichtung 8 istbeispielhaft füreine Quantisiereinrichtung ausgelegt, die ein N = 3 Bit breites digitalesAusgangssignal ZD liefert. Üblicherweise müssen ineinem Drei-Bit-Quantisierer 2N-1, also siebenKomparatoren vorgehalten werden.
    [0051] DieSchalt- und Vergleichseinrichtung 8 weist einen Eingang 9 auf,zum Einkoppeln des integrierten Signals Z2, einen Ausgang 10 zumAuskoppeln des digitalen Ausgangssignals ZD und einen Steuereingang 11 zumEntgegennehmen von einem oder mehrerer Steuersignale SCT.
    [0052] Essind ferner sieben Widerstände, 14–20, diein Serie zwischen einem oberen Referenzpotenzial VREFP und einemunteren Referenzpotenzial VREFN geschaltet sind, vorgesehen. Zwischenden Widerständen 14–20 sindsechs Referenzpotenziale U1, U2, U3, U4, U5, U6 abgreifbar. Fernerdient das untere Referenzpotenzial VREFN als nulltes ReferenzpotenzialU0.
    [0053] Essind y = 3 Komparatoren 21, 22, 23 vorgesehen,die jeweils einen ersten Eingang 24, 25, 26 aufweisen,an den das integrierte Signal Z2 angelegt ist, jeweils einen zweitenEingang 27, 28, 29 und jeweils einenAusgang 30, 31, 32 zum Ausgeben eines jeweiligenVergleichsergebnisses V1, V2, V3 aufweisen.
    [0054] DieVergleichsergebnisse werden einem Dekodierer zugeführt, derdaraus in Abhängigkeitvon einem Kodiersteuersignal SCD das digitale Ausgangssignal ZDerzeugt. Das Dekodiersteuersignal SCD kann wie die SteuersignaleSCT von einer Steuerlogik 12 geliefert werden. An die zweitenEingänge 27, 28, 29 derKomparatoren 21, 22, 23 schaltet eine vondem Schaltsignal SCT gesteuerte Schalteinrichtung 34 jeweilseines der Referenzpotenziale U0, U1, U2, U3, U4, U5, U6 durch.
    [0055] DieSteuersignale SCT bzw. eine entsprechende Steuerlogik 12 steuertdie Schalteinrichtung 34 derart, dass bei einer Änderungdes integrierten Signals Z2 von einem Taktzyklus zum nächsten die Schaltstelledes mittleren bzw. zweiten Komparators 22 immer dem Pegeldes integrierten Signals Z2 am nächstenliegt. Wenn z.B. der Pegel des integrierten Signals Z2 bei einemersten Wandlerzyklus bzw. Takt zwischen dem Referenzpotenzial U1und U2 liegt, und die Schaltschwelle des ersten Komparators 21 beiU3, die des zweiten Komparators 22 bei U2 und die des drittenKomparators bei U1 liegt, lauten die Vergleichsergebnisse V1 = L,V2 = L und V3 = H. Steigt nun zu einem zweiten folgenden Takt derPegel des integrier ten Signals Z2 zwischen U2 und U3, liefern dieKomparatoren bei unverändertenSchwellspannungen ein Vergleichsergebnis V1 = L, V2 = H und V3 =H.
    [0056] DieSchwellspannungen der drei Komparatoren 21, 22, 23 sindso eingestellt, dass sie den Ausschnitt in einem vollständigen dreiBit breiten Thermometerkode (acht Stellen, die jeweils H oder Laufweisen) überdecken,in dem ein Wechsel von H auf L von einem niedrigwertigen zu einemhöherwertigen Bitauftritt. Da jedoch durch Zwischenspeicherung beispielsweise ineinem Zwischenspeicher wie er in 3 beschriebenist, die vorherigen Vergleichsergebnisse bekannt sind, kann einvollständiger3 Bit breiter, also acht Stellen aufweisender Thermometerkode voneinem Kodierer 33 rekonstruiert werden, der dann auch einentsprechendes digitales Ausgangssignal ZD beispielsweise auch ineinem Binärkodegeneriert.
    [0057] DieReferenzpotenziale U0–U6sind immer so an die zweiten Eingänge 27, 28, 29 derKomparatoren 21, 22, 23 geschaltet, dassder erste Komparator 21 eine höhere Schaltschwelle aufweist,als der zweite Komparator 22 und der zweite Komparator 22 einehöhereSchaltschwelle aufweist als der dritte Komparator 23.
    [0058] DieSchaltschwellen zwischen dem ersten und dem zweiten Komparator 21, 22 unddie Differenz der Schaltschwellen zwischen dem zweiten und dem drittenKomparator 22, 23 entspricht jeweils genau einerStelle in einem Thermometerkode, der durch die äquidistanten ReferenzpotenzialeUO–U6 vorgegebenist.
    [0059] VonTakt zu Takt werden die Referenzpotenziale bzw. Schaltschwellender Komparatoren 21, 22, 23 entwederum eine Stelle im Thermometerkode nach oben oder unten versetztoder – sofernein Übergangvon H- auf L-Pegel bereits zwischen dem Vergleichsergebnis V1 undU2 oder V2 und U3 vorliegt – beibehalten.
    [0060] Durchdas Nachführender Referenzpotenziale durch die Schalteinrichtung 34,die von der Steuerlogik 12 gesteuert ist, welche in Abhängigkeitvon einem vorherigen Vergleichsergebnis bzw. Wandlerergebnis diejeweiligen Referenzpotenziale nachführt, sind die Schaltschwellender y = 3 Komparatoren 21, 22, 23 sosteuert, dass sie in der Nähedes Pegels des integrierten Signal Z2 liegen, wodurch erfindungsgemäß eine erheblicheEinsparung an Komparatoren möglichist.
    [0061] EinherkömmlicherDrei-Bit-Quantisierer müsstewie in 2 dargestellt ist, sieben Komparatoren aufweisen,die jeweils einen hohen Flächenbedarfund eine hohe Leistungsaufnahme haben.
    [0062] Unter "in der Nähe des Pegels" wird hier verstanden,dass der Pegel des integrierten Signals Z2 mindestens zwischen demnächsthöherenReferenzpotenzial zu der Schaltschwelle des ersten Komparators unddem nächstniedrigeren Referenzpotenzial zu der Schaltschwelle des drittenKomparators liegt.
    [0063] Außerdem weisteine erfindungsgemäße Quantisiereinrichtungzum Einsatz in einem Multibit-Delta-Sigma-Wandler eine hervorragendeLinearitätauf, denn das Quantisierergebnis hängt nur von drei oder wenigerKomparatoren ab. D.h., eine Quantisiererkennlinie weist immer gleichgroßeQuantisierstufen auf. Da beim Stand der Technik viele Komparatoreneingesetzt sind, ist dies meist nicht gewährleistet, da die Komparatorenuntereinander Schwankungen aufweisen können. Somit liefert die Reduzierungder Komparatoranzahl auch eine Verbesserung der Signalqualität des Multibit-Delta-Sigma-Wandlers.
    [0064] Inder 5 ist eine zweite Ausführungsform eines erfindungsgemäßen Multibit-Delta-Sigma-Wandlersgezeigt.
    [0065] Dererfindungsgemäßen Multibit-Delta-Sigma-Wandler 107 weistim wesentlichen dieselben Elemente wie in 3 auf, wobeijedoch die Quantisiereinrichtung 107 eingangsseitig dasge filterte bzw. verstärkteund integrierte Signal Z2 mit einem Potenzial-Offset PO beaufschlagt.
    [0066] DieQuantisiereinrichtung 107 weist eine Vergleichseinrichtung 108 auf,die einen Eingang 109 zum Einkoppeln des gefilterten undmit einem Potenzial-Offset PO beaufschlagten Signals Z4, einen Ausgang 110 zumAuskoppeln des digitalen Ausgangssignals ZD und einen Steuereingang 111 für ein oder mehrereSteuersignale SCT aufweist.
    [0067] DieSchalt- und Steuersignale SCT sind von einer Steuerlogik 112 erzeugt,die an einen Zwischenspeicher 113 gekoppelt ist. Der Potenzial-OffsetPO wird von der Steuerlogik 112 geliefert und über einenAddierer 106 dem gefilterten Signal Z2 aufaddiert.
    [0068] DerZwischenspeicher 13 speichert das digitale AusgangssignalZD von einem vorherigen Taktzyklus. Die Quantisiereinrichtung 107 beaufschlagt dasgefilterte Signal Z2 zunächstund quantisiert das beaufschlagte Signal Z4 also in Abhängigkeitvon einem Quantisierergebnis eines vorherigen Taktes. Das gefilterteSignal Z2 wird derart beaufschlagt, dass der resultierende Signalpegeldes beaufschlagten Signales Z4 immer zwischen den Schwellspannungenbzw. Referenzpotenzialen von beispielsweise drei Komparatoren, diein der Vergleichseinrichtung 108 angeordnet sind.
    [0069] Die 6 zeigtein Ausführungsbeispieleiner erfindungsgemäßen Vergleichseinrichtung 108.
    [0070] DieSchalt- und Vergleichseinrichtung 108 weist einen Eingang 109 auf,zum Einkoppeln des beaufschlagten Signals Z4, einen Ausgang 110 zum Auskoppelndes digitalen Ausgangssignals ZD und einen Steuereingang 111 zumEntgegennehmen von einem oder mehrerer Steuersignale SCT.
    [0071] Essind drei Komparatoren 121, 122, 123 vorgesehen,die jeweils einen ersten Eingang 124, 125, 126 aufweisen,an den das beaufschlagte Signal Z4 angelegt ist, jeweils einen zweitenEingang 127, 128, 129 und jeweils einenAusgang 130, 131, 132 zum Ausgeben einesjeweiligen Vergleichsergebnisses V101, V102, V103 aufweisen.
    [0072] DieVergleichsergebnisse werden einem Dekodierer 133 zugeführt, derdaraus in Abhängigkeit voneinem Kodiersteuersignal SCD das digitale Ausgangssignal ZD erzeugt.Das Dekodiersteuersignal SCD kann wie die Steuersignale SCT voneiner Steuerlogik 112 geliefert werden. An die zweitenEingänge 127, 128, 129 derKomparatoren 121, 122, 123 ist jeweilsein Referenzpotenziale U101, U102, U103 geschaltet. Diese Referenzpotenzialesind festgelegt und hier äquidistantvorgesehen.
    [0073] Dieentsprechende Steuerlogik 112 steuert den Potenzial-Offset PO derart,dass bei einer Änderungdes gefilterten Signals Z2 von einem Taktzyklus zum nächsten dieSchaltstelle des mittleren bzw. zweiten Komparators 122 immerdem Pegel des mit dem Potenzial-Offset PO beaufschlagten SignalsZ4 am nächstenliegt. Die entsprechenden Vergleichsergebnisse V101, V102, V103werden von der Dekodiereinrichtung 133 unter Berücksichtigungdes Potenzialaufschlags PO, welcher positiv oder negativ sein kann,und des vorherigen Wandlungsergebnisses, welches in dem Zwischenspeicher 113 zwischengespeichertist, verarbeitet. Dies wird überdie Steuersignale SCT gesteuert.
    [0074] Durchdie Nachführungdes Potenzial-Offsets in Abhängigkeitdes vorherigen Wandlungsergebnisses ist wieder erfindungsgemäß eine Reduzierungder Anzahl der Komparatoren gegenüber dem Stand der Technik möglich.
    [0075] Die 7 zeigteine vorteilhafte Weiterbildung des erfindungsgemäßen Multibit-Delta-Sigma-Wandlersmit einer speziellen Quantisiereinrichtung 207.
    [0076] DieGrundstruktur des Multibit-Deltabit-Sigma-Wandlers 200 entsprichtim Wesentlichen den Ausführungenzu den 3 und 5. Jedoch ist die Quantisiereinrichtung 207 undder Digital-Analog-Wandler 204 mit unterschiedlichen Bitbreitenbetreibbar.
    [0077] DieQuantisiereinrichtung 207 weist eine Schalt- und Vergleichseinrichtung 208 aufmit einem Eingang 209 fürdas gefilterte Signal Z2, einem Ausgang 210 für das digitaleAusgangssignal ZD, einer Schalteinrichtung 234, drei Komparatoren 221, 222, 223 undeinem Dekodierer 233. Den drei Komparatoren 221, 222, 223 wirddas gefilterte Signal Z2 und geeignete Referenzpotenziale von derSchalteinrichtung 234 zugeführt, wie dies auch in 4 beschriebenist. Die Vergleichsergebnisse V201, V202, V203 werden dem Dekodierer 233 zugeführt.
    [0078] DerY=3-stellige Thermometerkode bzw. die Vergleichsergebnisse V201,V202, V203 werden von dem Dekodierer 233 mit einem 2N-Y=5-stelligem Thermometerkodesignal, demMittelwertsignal X zu dem Ausgangssignal ZD kombiniert. Dies geschieht ineiner Addiereinrichtung 238.
    [0079] DasMittelwertsignal X wird von einem Vorwärts-Rückwärts-Zähler 239 bereitgestellt,der über dreiDatenleitungen an die Ausgängeder Komparatoren 221, 222, 223 gekoppeltist. Der Vorwärts-Rückwärts-Zähler 239 liefertan seinem Ausgang 240 ein digitales Signal, in 2N-Y-stelligem Thermometerkode auf 2N-Y-1 Datenleitungen. Falls das VergleichsergebnisV201, V202, V203 von einem Takt zum nächsten größer wird, zählt der Vorwärts-Rückwärts-Zähler 239 hoch,und falls das Vergleichsergebnis niedriger wird, dekrementiert der Vorwärts-Rückwärts-Zähler 239 das Mittelwertsignal Xum eine Stelle in dem Thermometerkode. Bei der hier gewählten Anzahlvon y = 3 Komparatoren 221, 222, 223 bietetsich eine Zählweisean, bei der der Wert am Ausgang 240 des Vorwärts-Rückwärts-Zählers 239 unverändert bleibt,falls sich nur das Vergleichsergebnis V202 des mittleren Komparators 222 voneinem zum anderen Takt ändert,der Wert jedoch um eine Stelle im Thermometerkode inkrementiert/dekrementiertwird, falls sich das Vergleichsergebnis V201, V203 des oberen/unterenbzw. des mit dem höchsten/niedrigstenReferenzpotenzial betriebenen Komparators 221, 223 ändert. Dannliegt das durch die drei Komparatoren abgedeckte Potenzialfensterimmer um das Potenzial des Eingangssignals der Quantisiereinrichtung 207 bzw.des gefilterten Signals Z2.
    [0080] Fernerist eine Steuerlogik 212 vorgesehen, welche ebenfalls dieVergleichsergebnisse V201, V202, V203 im Y=3-stelligen Thermometerkodeauswertet. Die Vergleichsergebnisse können auch als Differenzsignalverstanden werden.
    [0081] DieSteuerlogik 212 liefert Steuersignale an die Schalteinrichtung 234 undbestimmt die den Komparatoren 221, 222, 223 zugeordnetenReferenzpotenziale. Die Steuerlogik 212 steuert einen steuerbarenSchalter 241 überein Steuersignal SCS, wobei der steuerbare Schalter 241 demAusgang 240 des Vorwärts-Rückwärts-Zählers 239 nachgeschaltetist, in geschlossenem Zustand das Mittelwertsignal X dem Dekodierer 233 zuführt undin geöffnetemZustand kein Mittelwertsignal X passieren lässt.
    [0082] DieSteuerlogik 212 schaltet auch den Digital-Analog-Wandler 204 über einSteuersignal SCK zwischen verschiedenen Wandlungsbitbreiten um.
    [0083] Inder vorteilhaften Weiterbildung des erfindungsgemäßen Multibit-Delta-Sigma-Wandlers 200 sindzwei Betriebsmodi möglich.In dem Nachführ- bzw.Nachlaufmodus, wie er auch vorstehend in den Erläuterungen zu den 3 bis 6 beschrie ben wurde,liefert die Quantisiereinrichtung 207 an ihrem Ausgang 210 einN = 3 Bit breites digitales Ausgangssignal im Thermometerkode, welcher2N=8 Stellen aufweist. Das rückgekoppelteAusgangssignal ZD wird also in der Regel auf 7 Datenleitungen an denDigital-Analog-Wandler 204 geführt.
    [0084] Indem zweiten Betriebsmodus, dem Flash-Modus, arbeitet die Quantisiereinrichtung 207 wieein 2-Bit Flash-Analog-Digital-Wandler.Die Bitbreite M = ln(Y+1)/ln(2) entspricht der Anzahl Y = 3 dereingesetzten Komparatoren 221, 222, 223.Dieses 2 Bit breite Differenzsignal aus den VergleichsergebnissenV201, V202, V203 benötigtY = 3 Datenleitungen, wenn es im Thermometerkode dargestellt ist. Indem Flash-Modus öffnetdie Steuerlogik 212 den steuerbaren Schalter 241,sodass die Addiereinrichtung 238 des Dekodierers 233 lediglichdas Differenzsignal, also die Vergleichsergebnisse V201, V202, V203der als Flash-Analog-Digital-Wandler arbeitenden Komparatoren 221, 222, 223 weiterleitet. Indem Flash-Modus signalisiert die Steuerlogik 212 dem Digital-Analog-Wandler 204,welcher als 2-Bit Wandler ausgeführtbetreibbar ist, dass lediglich die auf den Y = 3 entsprechendenDatenleitungen zugeführtenThermometerkodesignale des digitalen Ausgangssignals ZD in das analogeRückkopplungssignalgewandelt werden sollen.
    [0085] DerFlash-Modus des Multibit-Delta-Sigma-Wandlers 200 ist vonbesonderem Vorteil in der Hochfahr- bzw. Einschaltphase des Multibit-Delta-Sigma-Wandlers.Beim Hochfahren in dem Nachlaufmodus würden die Komparatoren 221, 222, 223 immerdie Differenz zum vorigen Wandlungswert bilden, welcher beim Einschaltennicht bekannt ist. Der Zählerwird im Vorwärts-Rückwärts-Zähler 239 dann inkrementiertbzw. dekrementiert um dem Eingangssignal Z2 der Quantisiereinrichtung 207 zufolgen. Das dann erzeugte Ausgangssignal wird dem Digital-Analog-Wandler 204 inder Rückkopplung übergeben.Falls der Quantisierer im Nachführmodusdas Ausgangssignal ZD inkrementiert, wird das invertierte und gefilterteSignal Z2 dekre mentiert, wodurch nie ein stabiler Arbeitspunkt gefundenwerden kann.
    [0086] Daherist die Steuerlogik 212 so als Fangschaltung ausgeführt, dasswährendder Hochfahrphase die Quantisiereinrichtung 207 als Flash-Wandlerarbeitet. Dies geschieht in dem hier gewählten Ausführungsbeispiel als 2-Bit Flash-Analog-Digital-Wandler,der durch die drei Komparatoren 221, 222, 223 realisiertist.
    [0087] Vorzugsweiseschaltet die Steuerlogik über SteuersignaleSCT die Schaltsteuerung 234 derart, dass der gesamte Aussteuerbereich,welcher durch die Differenz zwischen dem höchsten Referenzpotenzial unddem niedrigsten Referenzpotenzial gegeben ist, vollständig ausgenutztwird. Bei einer analog der 4 gewählten Referenzpotenzialanordnung sinddann in dem Flash-Modus die Referenzpotenziale U0, U3 und U6 andie Komparatoren 223, 222, 221 geschaltet.Die Auflösungwird in dieser Flash-Phase bzw. dem Flash-Modus gröber. Sobald einstabiler Arbeitspunkt gefunden ist, schaltet die Steuerlogik 212 inden zuvor beschriebenen Nachführmodusund führtdas Mittelwertsignal X bzw. das Ergebnis des Vorwärts-Rückwärts-Zähler 239 an den Dekodierer 233 deraus dem Differenzsignal, welches die Vergleichsergebnisse V201,V202, V203 der nachgeführtenKomparatoren darstellt und dem Mittelwertsignal X ein N-Bit breitesAusgangssignal ZD kombiniert.
    [0088] Einbeispielhafter Signalverlauf des digitalen Ausgangssignals zeigtdie 8.
    [0089] DieSteuerlogik 212 kontrolliert die Vergleichsergebnisse V201, 202,V203 der Komparatoren 221, 222, 223 undschaltet bei einem vorbestimmten Wert dieses Differenzsignals vomFlash-Modus in den Nachlaufmodus. Während des Flash-Modus ist dasAusgangssignal ZD in zwei Bit quantisiert. Wird von der Steuerlogik 212 einNulldurchgang des Quantisierereingangssignals bzw. des gefiltertenSignals Z2 detektiert, schaltet die Steuerlogik 212 die Quantisiereinrichtung 207 inden Nachlaufmodus. Ab dem Umschaltzeitpunkt geschieht die Quantisierung mitdrei Bit.
    [0090] Inder 9 ist eine alternative Ausführungsform der vorteilhaftenWeiterbildung des Multibit-Delta-Sigma-Wandlers 300 dargestellt.
    [0091] DerAufbau entspricht im Wesentlichen der in 7 beschriebenenAusführungsform.Die Quantisiereinrichtung 307 ist jedoch so ausgestaltet,um das gefilterte Signal Z2 mit einem Potenzial-Offset PO zu beaufschlagen.Es ist eine Vergleichseinrichtung 308 vorgesehen, die dreiKomparatoren 321, 322, 323, einen Dekodierer 333 undeinen Addierer 306 aufweist. Die Vergleichsergebnisse V301,V302, V303 der Komparatoren 321, 322, 323 werdendem Dekodierer 333 zugeführt und einer Steuerlogik 312, sowieeinem Vorwärts-Rückwärts-Zähler 339.
    [0092] DerVorwärts-Rückwärts-Zähler 339 liefert aneinem Ausgang 340 ein Mittelwertsignal X im Thermometerkodemit 2N-Y Stellen auf 2N-Y-1Leitungen. Dieser wird übereinen steuerbaren Schalter 341 an einem Steuereingang 311 derVergleichseinrichtung 308 und von dort dem Dekodierer 333 zugeführt.
    [0093] DasMittelwertsignal X ist außerdeman einen Referenz-Digital-Analog-Wandler 342 geführt, derdaraus den analogen Potenzialoffset PO generiert. Dieser Potenzialoffsetwird dem gefilterten Signal Z2 überden Addierer 306 addiert.
    [0094] DieSteuerlogik 312 schaltet mittels der Schaltsignale STSden ersten steuerbaren Schalter 341 und einen zweiten steuerbarenSchalter 243, der dem Referenz-Digital-Analog-Wandler 342 nachgeschaltetist.
    [0095] ImFlash-Modus trennt die Steuerlogik 312 den PotenzialoffsetPO mittels dem steuerbaren Schalter 343 von dem Addierer 306, unddie Steuerlogik 312 trennt das Mittelwertsignal X mittelsdem steuerbaren Schalter 341 von dem Dekodierer 333.
    [0096] Somitarbeitet die alternative Ausführungsformder vorteilhaften Weiterbildung des Multibit-Delta-Sigma-Wandlers 300 wievorstehend in den Erläuterungenzu 7 ausgeführtim Flash-Modus als 2-Bit Multibit-Delta-Sigma-Wandler und im Nachlaufmodusals 3-Bit Delta-Sigma-Wandler, wobei in beiden Modi jeweils nurdrei Komparatoren 321, 322, 323 vorgehaltenwerden müssen.Der Digital-Analog-Wandler 304 ist ebenfalls über dasSteuersignal SCK durch die Steuerlogik 312 zwischen einem2-Bit und einem 3-Bit Wandlermodus umschaltbar.
    [0097] Obgleichdie vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispielsbeschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Artund Weise modifizierbar.
    [0098] Sosei die Erfindung nicht auf eine Quantisiereinrichtung mit dreiKomparatoren oder eine Bitbreite von N = 3 beschränkt. Vielmehrlässt sichdie erfindungsgemäße Ideedes Nachführensder Schaltschwellen bzw. Referenzpotenziale der einzelnen Komparatorenim Extremfall auch auf nur einen einzigen Komparator ausführen, dessenSchaltschwelle jeweils derart dem Pegel des zu vergleichenden Signalsnachgeführtist, dass sich bei jedem Takt das Vergleichsergebnis ändert.
    [0099] DieUmschaltung zwischen Flash- und Nachlaufmodus kann auch abgestufterfolgen. Durch Vorhalten vieler Referenzspannungen sind durch Einschnüren desPotenzialfensters, in dem die Komparatoren arbeiten und gleichzeitigeErhöhungder Anzahl der Stellen im Thermometerkode des Mittelwertsignalseine Erhöhungder Bitbreite des erfindungsgemäßen Multibit-Delta-Sigma-Wandlers einfacherzielbar. Beispielsweise ist eine Abfolge von Flash-Betriebsmodusund Multibit-Modi bzw. Nachführmodi mitsteigen Bitbreiten erreichbar.
    [0100] DasFilter kann zeitkontinuierlich oder zeitdiskret ausgeführt sein,je nach Wandlerarchitektur des entsprechenden Multibit-Delta-Sigma-Wandlers.
    [0101] DieBereitstellung der Referenzpotenziale für den Thermometerkode mussselbstverständlichnicht mit einer Widerstandsleiter geschehen, sondern kann auf vielfältige Artund Weise realisiert sein. Der Dekodierer kann auch abweichend vomAusführungsbeispieleinen Thermometerkode anstelle des binären Kodes ausgeben.
    [0102] DieErfindung ermöglichtbesonders stromsparende und hoch auflösende Multibit-Delta-Sigma-Wandler.Die Reduzierung der Komparatoranzahl führt zu einer Flächenersparnisauf einem Halbleiterchip. Eine Erhöhung der Bitbreite eines Multibit-Delta-Sigma-Wandlersführt erfindungsgemäß nichtzu einer exponentiellen Erhöhungder Anzahl der notwendigen Komparatoren. Vielmehr lässt sichdie vorliegende Erfindung auf beliebige Bitbreiten anwenden. Durchdie erfindungsgemäße Umschaltungzwischen einem Hochfahrmodus und dem Nachführmodus wird immer ein stabilerArbeitspunkt des Multibit-Delta-Sigma-Wandlers erreicht und ein zuverlässiges Funktionierengewährleistet.
    1 Multibit-Delta-Sigma-Wandler 2 Eingang 3 Ausgang 4 Digital-Analog-Wandler 5 Summiereinrichtung 6 Filter 7 Quantisiereinrichtung 8 Vergleichs-und Schalteinrichtung 9 Eingang 10 Ausgang 11 Steuereingang 12 Steuerlogik 13 Zwischenspeicher 14–20 Widerstand 21,22, 23 Komparator 24,25, 26 Eingang 27,28, 29 Eingang 30,31, 32 Ausgang 33 Dekodierer 34 Schalteinrichtung 35 Differenzverstärker 107 Quantisiereinrichtung 108 Vergleichseinrichtung 109 Eingang 110 Ausgang 111 Steuereingang 112 Steuerlogik 113 Zwischenspeicher 121,122, 123 Komparator 124,125, 126 Eingang 127,128, 129 Eingang 130,131, 132 Ausgang 133 Dekodierer 200 Multibit-Delta-Sigma-Wandler 204 Digital-Analog-Wandler 207 Quantisiereinrichtung 208 Vergleichseinrichtung 209 Eingang 210 Ausgang 212 Steuerlogik 221,222, 223 Komparator 233 Dekodierer 234 Schalteinrichtung 238 Addiereinrichtung 239 Vorwärts-Rückwärts-Zähler 240 Ausgang 241 steuerbarerSchalter 300 Multibit-Delta-Sigma-Wandler 304 Digital-Analog-Wandler 306 Addierer 307 Quantisiereinrichtung 308 Vergleichseinrichtung 309 Eingang 310 Ausgang 311 Steuereingang 312 Steuerlogik 321,322, 323 Komparator 333 Dekodierer 339 Vorwärts-Rückwärts-Zähler 340 Ausgang 341 steuerbarerSchalter 342 Referenz-Digital-Analog-Wandler 343 steuerbarerSchalter A Ausgang DEK Dekodierer DV Differenzverstärker E Eingang GND Masse K1–K7 Komparator L1–L7 Eingang M1–M7 Eingang MDSW Multibit-Delta-Sigma-Wandler 01–07 Ausgang P1–P7 Vergleichsergebnis Q Quantisierer R1–R7 Widerstand S Summierer SCD Kodiersteuersignal SCK Schaltsignal SCS Steuersignal SCT Steuersignale U0–U6 Referenzpotenzial U101–U103 Referenzpotenzial V1,V2, V3 Vergleichsergebnis V201,V202, V203Vergleichsergebnis V301,V302, V303Vergleichsergebnis VREFP Referenzpotenzial VREFN Referenzpotenzial PO Potenzial-Offset X Mittelwertsignal Z1 Differenzsignal Z2 gefiltertesSignal Z3 Rückkopplungssignal Z4 beaufschlagtesSignal ZA analogesEingangssignal ZD digitalesAusgangssignal
    权利要求:
    Claims (19)
    [1] Stromsparender Multibit-Delta-Sigma-Wandler (1)mit: (a) einem Eingang (2) für ein analoges Eingangssignal(ZA) und einem Ausgang (3) für ein digitales Ausgangssignal(ZD); (b) einem Digital-Analog-Wandler (4), der eineBitbreite N aufweist, zum Wandeln des digitalen Ausgangssignals(ZD) zu einem analogen Rückkopplungssignal(Z3); (c) einer Summiereinrichtung (5) zum Bildender Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal(Z3); (d) einem Filter (6) zum Filtern des Differenzsignals (Z1);und (e) einer getakteten Quantisiereinrichtung (7)zum Quantisieren des gefilterten Differenzsignals (Z2) zu dem digitalenAusgangssignal (ZD) mit der Bitbreite N; wobei die Quantisiereinrichtung(7) eine Anzahl Y Komparatoren (21, 22, 23)aufweist, die das gefilterte Signal (Z2) mit jeweils einem dem jeweiligenKomparator (21, 22, 23) zugehörigen Referenzpotenzial (U0,... U6) vergleichen und die jeweils ein Vergleichsergebnis (V1,V2, V3) an einen Dekodierer (33) ausgeben, der aus denVergleichsergebnissen (V1, V2, V3) das digitale Ausgangssignal (ZD)erzeugt, und wobei die Referenzpotenziale (U0, ... U6) in Abhängigkeitvon einem vorherigen Vergleichsergebnis nachgeführt sind.
    [2] Multibit-Delta-Sigma-Wandler (1) nach Anspruch1, dadurch gekennzeichnet, dass die Summiereinrichtung (6)einen Differenzverstärker(35) zum Verstärkender Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal(Z3) aufweist.
    [3] Multibit-Delta-Sigma-Wandler (1) nach Anspruch2, dadurch gekennzeichnet, dass das Filter (6) einen Integriererzum Integrieren des verstärkten Differenzsignals(Z1) aufweist
    [4] Multibit-Delta-Sigma-Wandler (1) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Quantisiereinrichtung (7)weniger als 2N-1 Komparatoren (21, 22, 23)aufweist.
    [5] Multibit-Delta-Sigma-Wandler (1) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Quantisiereinrichtung (7)eine Schaltsteuerung (8, 12) aufweist, die inAbhängigkeit vondem vorherigen Vergleichsergebnis an die Komparatoren (21, 22, 23)Referenzpotenziale schaltet (U0, ... U6), so dass bei einer Änderungdes Eingangssignals (ZA) mindestens einer der Komparatoren (21, 22, 23)sein Vergleichsergebnis (V1, V2, V3) ändert.
    [6] Multibit-Delta-Sigma-Wandler (1) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass ein Speicher (13) zum Zwischenspeicherndes digitalen Ausgangssignals (ZD) vorgesehen ist.
    [7] Multibit-Delta-Sigma-Wandler (1) nach Anspruch5, dadurch gekennzeichnet, dass die Schaltsteuerung (8, 12)an den Speicher (13) gekoppelt ist und in Abhängigkeitvon dem zwischengespeicherten Ausgangssignal (ZD) die Referenzpotenziale(U0, ... U6) an die Komparatoren (21, 22, 23)schaltet.
    [8] Multibit-Delta-Sigma-Wandler (1) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Quantisiereinrichtung (7)mindestens einen ersten, zweiten und dritten Komparator (21, 22, 23)mit jeweils einem ersten, einem zweiten Eingang (24–29)und einem Ausgang (30, 31, 32) aufweist,wobei an die ersten Eingänge(24, 25, 26) das gefilterte Signal (Z2)angelegt ist, die Ausgänge (30, 31, 32)jeweils ein Vergleichsergebnis (V1, V2, V3) liefern und an die zweitenEingänge(27, 28, 29) ein erstes, zweites unddrittes Referenzpotenzial (U0, ... U6) geschaltet ist, wobei daszweite Referenzpotenzial zwischen dem ersten und dritten Referenzpotenzialliegt und dem Potenzial des gefilterten Signals (Z2) am nächsten liegt.
    [9] Multibit-Delta-Sigma-Wandler (1) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Referenzpotenziale (U0, .. U6) äquidistantsind.
    [10] Multibit-Delta-Sigma-Wandler (1) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass 2N-1 verschiedeneReferenzpotenziale (U0, ... U6) schaltbar sind.
    [11] Stromsparender Multibit-Delta-Sigma-Wandler (100)mit: (a) einem Eingang (2) für ein analoges Eingangssignal(ZA) und einem Ausgang (3) für ein digitales Ausgangssignal(ZD); (b) einem Digital-Analog-Wandler (4), der eineBitbreite N aufweist, zum Wandeln des digitalen Ausgangssignals(ZD) zu einem analogen Rückkopplungssignal(Z3); (c) einer Summiereinrichtung (5) zum Bildender Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal(Z3); (d) einem Filter (6) zum Filtern des Differenzsignals (Z1);und (e) einer getakteten Quantisiereinrichtung (7)zum Quantisieren des gefilterten Differenzsignals (Z2) zu dem digitalenAusgangssignal (ZD) mit der Bitbreite N; wobei die Quantisiereinrichtung(107) das gefilterte Signal mit einem Potenzial-Offset(PO) beaufschlagt und eine Anzahl Y Komparatoren aufweist, die das gefilterteund beaufschlagte Signal (Z4) mit jeweils einem dem jeweiligen Komparator(21, 22, 23) zugehörigen Referenzpotenzial (U0,... U6) vergleichen, und die jeweils ein Vergleichsergebnis (V1,V2, V3) an einen Dekodierer (33) ausgeben, der aus denVergleichsergebnissen das digitale Ausgangssignal (ZD) erzeugt, undwobei der Potenzial-Offset (PO) in Abhängigkeit von einem vorherigenVergleichsergebnis nachgeführtist.
    [12] Multibit-Delta-Sigma-Wandler (100, 300) nachAnspruch 11, dadurch gekennzeichnet, dass eine Schaltsteuerung (108, 112, 312)vorgesehen ist, die an die an Ausgänge (130, 131, 132)der Komparatoren (121, 122, 123) gekoppeltist, und in Abhängigkeitvon den Vergleichsergebnissen (V301, V302, V303) den Potenzial-Offset(PO) einstellt.
    [13] Multibit-Delta-Sigma-Wandler (200, 300) nacheinem der vorhergehenden Ansprüche,dadurch gekennzeichnet, dass der Digital-Analog-Wandler (204, 304)und die Quantisiereinrichtung (207, 307) mit derBitbreite N und mit einer Bitbreite M = ln(Y + 1)/ln(2), die derAnzahl Y der Komparato ren (221, 222, 223, 321, 322, 323)entspricht, betreibbar ist.
    [14] Multibit-Delta-Sigma-Wandler (200, 300) nachAnspruch 13, dadurch gekennzeichnet, dass der Digital-Analog-Wandler(204, 304) und die Quantisiereinrichtung (207, 307)zwischen den beiden Bitbreiten N und M umschaltbar ist.
    [15] Multibit-Delta-Sigma-Wandler (200, 300) nacheinem der vorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Schaltsteuerung (208, 212, 239, 308, 312, 339)eine Zähleinrichtung (239, 339)aufweist zum Erzeugen eines digitalen Mittelwertsignals (X) in 2N-Y-stelligem Thermometerkode in Abhängigkeitvon den Vergleichsergebnissen (V201, V202, V203, V301, V302, V303).
    [16] Multibit-Delta-Sigma-Wandler (200, 300) nachAnspruch 15, dadurch gekennzeichnet, dass die Zähleinrichtung (239, 339)einen Vorwärts/Rückwärtszähler aufweist.
    [17] Multibit-Delta-Sigma-Wandler (200, 300) nacheinem der vorhergehenden Ansprüche,dadurch gekennzeichnet, dass der Dekodierer (33, 133) eineAddiereinrichtung (238, 338) aufweist zum Bildendes N-Bit breiten Ausgangssignals (ZD) durch Kombinieren der Vergleichsergebnisse(V201, V202, V203, V301, V302, V303) mit dem Mittelwertsignal (X).
    [18] Multibit-Delta-Sigma-Wandler (200, 300) nacheinem der vorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Schaltsteuerung (208, 212, 239,308, 312, 339)eine Steuerlogik (212, 312) aufweist, die in Abhängigkeitvon den Vergleichsergebnissen (V201, V202, V203, V301, V302, V303) entwederdie Vergleichsergebnisse (V201, V202, V203, V301, V302, V303) inY-stelligem, M Bit breiten Thermometerkode als digitales Ausgangssignal(ZD) schaltet oder die mit dem Mittelwertsignal (X) kombiniertenVergleichsergebnisse (V201, V202, V203, V301, V302, V303) als digitalesAusgangssignal (ZD) in 2N-stelligem, N-Bitbreiten Thermometerkode schaltet.
    [19] Multibit-Delta-Sigma-Wandler (300) nacheinem der vorhergehenden Ansprüche11 – 18,dadurch gekennzeichnet, dass die Schaltsteuerung (308, 312, 339, 342)einen Referenz-Digital-Analog-Wandler(342) aufweist zum Erzeugen des Offset-Potenzial (PO) ausdem digitalen Mittelwertsignal (X).
    类似技术:
    公开号 | 公开日 | 专利标题
    Chang2004|Design techniques for a pipelined ADC without using a front-end sample-and-hold amplifier
    US5534864A|1996-07-09|Pipelined analog-to-digital converter
    US5541600A|1996-07-30|Signal processing circuit including a variable gain input stage
    US6914547B1|2005-07-05|Triple resistor string DAC architecture
    KR101565967B1|2015-11-06|시그마-델타 아날로그-디지털 변환 방법과 그 장치
    TWI452846B|2014-09-11|分段式類比數位轉換器及其方法
    US6369737B1|2002-04-09|Method and apparatus for converting a low dynamic range analog signal to a large dynamic range floating-point digital representation
    US7002504B2|2006-02-21|Dynamic element matching in high speed data converters
    US5459465A|1995-10-17|Sub-ranging analog-to-digital converter
    US7961126B2|2011-06-14|Method and apparatus for dithering in multi-bit sigma-delta analog-to-digital converters
    DE60221530T2|2008-04-24|Verfahren und vorrichtung zum unterdrücken von tönen, die durch dem-algorithmen | verursacht werden
    US6124818A|2000-09-26|Pipelined successive approximation analog-to-digital converters
    US7948414B2|2011-05-24|Delta-sigma analog-to-digital conversion apparatus and method thereof
    US7876254B2|2011-01-25|Data conversion circuitry having successive approximation circuitry and method therefor
    US5870048A|1999-02-09|Oversampling sigma-delta modulator
    US5070332A|1991-12-03|Two-step subranging analog to digital converter
    US6191715B1|2001-02-20|System for calibration of a digital-to-analog converter
    US5710563A|1998-01-20|Pipeline analog to digital converter architecture with reduced mismatch error
    US7233276B1|2007-06-19|Pipelined analog to digital converter with capacitor mismatch compensation
    US8319675B2|2012-11-27|Analog-to-digital converter
    US5990819A|1999-11-23|D/A converter and delta-sigma D/A converter
    US7280064B2|2007-10-09|Pipeline ADC with minimum overhead digital error correction
    US7999719B2|2011-08-16|Multi-stage successive approximation register analog-to-digital converter and analog-to-digital converting method using the same
    US7796077B2|2010-09-14|High speed high resolution ADC using successive approximation technique
    US7589650B2|2009-09-15|Analog-to-digital converter with calibration
    同族专利:
    公开号 | 公开日
    CN1943117A|2007-04-04|
    DE102004030812B4|2006-01-05|
    CN1943117B|2010-11-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    DE3147409A1|1981-11-30|1983-06-01|Siemens Ag|METHOD AND ARRANGEMENT FOR A / D CONVERSION|
    DE4311966A1|1992-04-17|1993-10-21|Crystal Semiconductor Corp|Delta-Sigma-Modulator|
    DE4311259C2|1992-04-17|1995-06-08|Crystal Semiconductor Corp|Analog/Digital-Wandler mit Kalibrierung und Verfahren zur Ausführung einer Analog/Digital-Wandlung|
    EP0686323B1|1993-02-16|1997-04-23|Dolby Laboratories Licensing Corporation|Ein-bit analog/digital-wandler und digital/analog-wandler mit einem adaptiven filter mit zwei betriebsarten|
    DE69620285T2|1995-02-24|2002-10-02|Lecroy Corp|Delta-Sigma-Analog-Digitalwandler|DE102005051822A1|2005-10-28|2007-05-03|Infineon Technologies Ag|Hochfahrschaltung und Verfahren zum stabilen Hochfahren einer Schaltungsanordnung mit miteinander gekoppelten Regelkreisen|
    WO2007107188A1|2006-03-23|2007-09-27|Freescale Semiconductor, Inc.|Electronic device and integrated circuit comprising a delta-sigma converter and method therefor|
    EP1890122A1|2006-08-18|2008-02-20|Stmicroelectronics Maroc|Temperatursensor, der ein Temperatursignal in digitaler Form liefert|US6346898B1|2000-08-07|2002-02-12|Audio Logic, Inc.|Multilevel analog to digital data converter having dynamic element matching in a reference data path|
    US6642873B1|2002-06-03|2003-11-04|Wensheng Vincent Kuang|Multi-level D/A converter incorporated with multi-level quantizer in multi-bit sigma-delta A/D converter|CN103248366B|2013-05-04|2016-01-13|徐州柏瑞高新技术科技有限公司|一种渗漏式差分累积模拟数字调制转换器|
    EP3143697A1|2014-05-15|2017-03-22|Elmos Semiconductor Aktiengesellschaft|Schnelle stromreduzierte digitalisierung, aufbereitung und filterung von analog-signalen eines sensors oder detektors|
    法律状态:
    2005-09-29| OP8| Request for examination as to paragraph 44 patent law|
    2006-06-29| 8364| No opposition during term of opposition|
    优先权:
    申请号 | 申请日 | 专利标题
    DE102004009609||2004-02-27||
    DE102004009609.0||2004-02-27||
    DE200410030812|DE102004030812B4|2004-02-27|2004-06-25|Stromsparender Multibit-Delta-Sigma-Wandler|DE200410030812| DE102004030812B4|2004-02-27|2004-06-25|Stromsparender Multibit-Delta-Sigma-Wandler|
    PCT/EP2005/001165| WO2005083888A1|2004-02-27|2005-02-04|Stromsparender multibit-delta-sigma-wandler|
    CN 200580011576| CN1943117B|2004-02-27|2005-02-04|节能的多比特δ-∑转换器|
    US10/590,401| US7453381B2|2004-02-27|2005-02-04|Power-saving multibit delta-sigma converter|
    [返回顶部]